Dlaczego tak
Dla wejść TTL stan niski to napięcie do 0,8 V, a wysoki — od 2,0 V; między nimi jest obszar nieokreślony. Wartość 3,5 V to próg stanu wysokiego dla układów CMOS zasilanych 5 V (70% napięcia zasilania), stąd pomyłka przy mieszaniu obu rodzin. Z tej różnicy wynika, że wyjście TTL może nie wysterować pewnie wejścia CMOS 5 V bez rezystora podciągającego.