Wyjście układu TTL zasilanego napięciem 5 V ma w stanie wysokim U_OH min = 2,4 V i steruje wejściem układu CMOS 5 V o progu U_IH min = 3,5 V. Odczytując poziomy, należy stwierdzić, że stan wysoki

Dlaczego tak

Wejście CMOS 5 V pewnie rozpoznaje stan wysoki dopiero od U_IH min = 3,5 V (ok. 70% napięcia zasilania), a gwarantowane napięcie wyjścia TTL w stanie wysokim to tylko 2,4 V – poziom ten leży w obszarze nieokreślonym. Próg 2,0 V dotyczy wejść TTL, a nie CMOS, co jest najczęstszym błędem. Rozwiązaniem jest rezystor podciągający lub układ z rodziny HCT o progach zgodnych z TTL.